背景介紹

目前應(yīng)用最廣泛的PCIE總線已經(jīng)演進(jìn)到了第4代，傳輸速率大幅提升到了16Gb/s，測(cè)試的要求也有了很大的變化。目前PCIE4.0協(xié)議分析儀相關(guān)的規(guī)范正在完善中，2017年10月，PCIE4.0Base Spec Rev1.0已經(jīng)正式發(fā)布，在PCI-SIG組織的Workshop上已經(jīng)進(jìn)行了兩次PCIE4.0 Preliminary Workshop，接下來(lái)在2018年4月27日舉行的PCI-SIGWorkshop#105會(huì)進(jìn)行首次PCIE4.0FYI Workshop，這標(biāo)志這PCIE4.0協(xié)議分析儀的CEM規(guī)范和測(cè)試規(guī)范將很快確定下來(lái)，預(yù)定2018年年底，測(cè)試規(guī)范和測(cè)試方法就會(huì)完全確定，

在繼續(xù)向下之前，有必要澄清一下PCIE規(guī)范和PCIE Workshop的一些術(shù)語(yǔ)。

每一代的PCIE規(guī)范都包括以下三種：

·       Base規(guī)范，定義芯片級(jí)的PCIE設(shè)備的行為特征

·       CEM規(guī)范，定義板卡級(jí)的PCIE設(shè)備的行為特征

·       Test 規(guī)范， 定義依據(jù)CEM規(guī)范的PCIE設(shè)備的具體測(cè)試方法

PCIE Workshop上進(jìn)行的電氣測(cè)試，一般分為三種，

·       Preliminary workshop，測(cè)試設(shè)備廠商會(huì)根據(jù)內(nèi)部測(cè)試流程，測(cè)試一些廠商的產(chǎn)品，測(cè)試結(jié)果不會(huì)給廠商，主要目的是測(cè)試規(guī)范的開(kāi)發(fā)

·       FYI Workshop，在FYI workshop上，廠商可以拿到測(cè)試結(jié)果，但是這個(gè)結(jié)果還不能作為最終的一致性測(cè)試的結(jié)果

·       Compliance Workshop，這是正式的PCIE一致性測(cè)試，如果通過(guò)測(cè)試，產(chǎn)品就可以加入到PCI-SIG的Integratorlist，是符合PCIE會(huì)操作性測(cè)試的產(chǎn)品

目前PCIE4.0的CEM規(guī)范和測(cè)試規(guī)范還在制定當(dāng)中，現(xiàn)在一些業(yè)內(nèi)領(lǐng)先的廠商，都已經(jīng)在開(kāi)發(fā)相應(yīng)的PCIE4.0的產(chǎn)品，力科也推出了自己的PCIE4.0測(cè)試方案，來(lái)協(xié)助客戶產(chǎn)品的研發(fā)。本篇文章，我們就來(lái)解讀一下PCIE4.0測(cè)試的新的要求和新的方法。

PCIE4.0協(xié)議分析儀新的測(cè)試要求

   根據(jù)目前的測(cè)試規(guī)范， PCIE4.0物理層測(cè)試主要分為4個(gè)部分

1.     Transmitter test

2.     Transmitter Link Equalization test

3.     Receiver Link Equalization test

4.     PLL test

  PCIE4.0協(xié)議分析儀物理層測(cè)試首要設(shè)備是高帶寬實(shí)時(shí)示波器，具體的帶寬要求是CEM規(guī)范規(guī)定的，PCIE3.0要求的最低帶寬是：13GHz，對(duì)于PCIE4.0，要求的示波器帶寬為：25GHz，對(duì)于接收端測(cè)試需要的設(shè)備是一臺(tái)高性能的誤碼儀，速率能否覆蓋PCIE4.0的速率，并且能夠提供PCIE4.0測(cè)試所需要的碼型和噪聲。

 力科的LabMaster10Zi-A高性能示波器，具有4通道25GHz帶寬，80GS/s的采樣率，而且可以非常容易的升級(jí)到36GHz和65GHz，以滿足即將到來(lái)的PCIE5.0的測(cè)試要求。

   Anritsu的MP1900A誤碼儀支持2.4Gb/s到32.1Gb/s的速率范圍，最多支持16個(gè)通道，支持PCIE4.0測(cè)試需要抖動(dòng)注入、噪聲生成、碼型生成和誤碼檢測(cè)，同時(shí)支持鏈路訓(xùn)練和鏈路狀態(tài)機(jī)分析，一臺(tái)機(jī)器即可完成所有功能。和力科的示波器配合，組成完整的PCIE4.0測(cè)試系統(tǒng)，支持PCIE4.0規(guī)范要求的所有測(cè)試項(xiàng)目。

PCIE4.0測(cè)試另一個(gè)關(guān)鍵部分是自動(dòng)測(cè)試軟件，這里主要涉及的是測(cè)試效率，PCIE4.0協(xié)議分析儀接收端校準(zhǔn)的設(shè)置非常繁瑣復(fù)雜，手動(dòng)設(shè)置費(fèi)時(shí)費(fèi)力，必須通過(guò)自動(dòng)化軟件來(lái)做。力科的QualiPHYPCIE4-TX-RX可以控制示波器和BERT完整所有的校準(zhǔn)和測(cè)試，支持Transmittertest、TransmitterLink Equalization test、ReceiverLink Equalization test和PLLtest，提供圖形化的引導(dǎo)界面，自動(dòng)設(shè)置儀器和測(cè)試，生成一致性的報(bào)告。

PCIE 4.0測(cè)試需要的另一個(gè)部分就是測(cè)試夾具，從PCIE1.0開(kāi)始，PCI-SIG就有標(biāo)準(zhǔn)的夾具提供，同樣的，PCIE4.0的夾具也可以從PCI-SIG購(gòu)買(mǎi)，PCIE4.0夾具是全新的夾具，不能用原來(lái)的PCIE3.0夾具替代，這里要提到的一點(diǎn)是，PCIE4.0的CBB夾具提供了方便的控制接口，可以外部控制它來(lái)完成開(kāi)關(guān)機(jī)、復(fù)位、碼型和速率切換的動(dòng)作，可以大大的提高測(cè)試效率，原來(lái)測(cè)試過(guò)PCIE3.0的工程師，應(yīng)該深有體會(huì)，手動(dòng)完成這個(gè)有多繁瑣，力科TF-PCIe4-CTRL就是可以協(xié)助完成這個(gè)功能的轉(zhuǎn)換器。

         PCIE4.0 完整測(cè)試方案

PCIE 4.0 Transmitter測(cè)試

Transmitter測(cè)試使用的儀器主要是高帶寬示波器，相比PCIE3.0，PCIE4.0 Transmitter測(cè)試主要的變化有如下三點(diǎn)：

1.     需要的示波器帶寬更高，需要25GHz帶寬的示波器

2.     增加了transmitterpulse-width jitter測(cè)試

3.     需要ISI夾具板來(lái)模擬測(cè)試通道衰減

在目前的測(cè)試規(guī)范中，Transmitter pulse-widthjitter還沒(méi)有清楚地定義， 等規(guī)范完成后，我們會(huì)在后面文章中做介紹，現(xiàn)在主要介紹介紹TransmitterSignal Quality 測(cè)試和Preset測(cè)試。

在介紹測(cè)試之前，先介紹一下PCIE4.0的通道， PCIE4.0的通道從主板上的Root complex開(kāi)始，它是主板上的一個(gè)TXRX模塊，通道在主板上延伸到CEM連接器處，從連接器處開(kāi)始，通道繼續(xù)通過(guò)插入到連接器上的附加卡上延伸， 一直到附加卡上的End Point，它是附加卡上的一個(gè)TXRX模塊。在主板端， 系統(tǒng)能夠允許的最大損耗是20dB,這其中包括了5 dB的Root Complex的封裝損耗，在附加卡端，可允許的最大損耗是8 dB，其中包括3 dB的Endpoint的封裝損耗。所以，原則上，PCIE4.0通道在8GHz時(shí)的的總損耗應(yīng)該小于28 dB, 才能保證信號(hào)完整性的要求。

         PCIE 4.0通道

對(duì)于PCIE 4.0信號(hào)測(cè)試來(lái)說(shuō)，要求是要測(cè)試到遠(yuǎn)端點(diǎn)，模擬最差的狀況，以和實(shí)際的應(yīng)用相一致。以測(cè)試附加卡為例，信號(hào)離開(kāi)附件卡之后，還要遭受從CEM連接器到Root complex的額外的20 dB的衰減， Root Complex所在的位置就是我們?cè)u(píng)估附件卡信號(hào)質(zhì)量的位置。

      附加卡測(cè)試

 我們需要用其他的方法來(lái)模擬這額外的20 dB損耗，這就需要用到PCI-SIG提供的ISI夾具板和示波器的模擬仿真功能。還是以附件卡測(cè)試為例，完整的連接圖如下，15 dB是通過(guò)ISI夾具板來(lái)模擬實(shí)現(xiàn)，5 dB是示波器使用S參數(shù)模型來(lái)仿真的。

            附加卡測(cè)試連接

PCIE 4.0 附件卡的信號(hào)質(zhì)量測(cè)試連接圖如下，信號(hào)質(zhì)量測(cè)試采用長(zhǎng)通道，使用ISI夾具板和S參數(shù)模型來(lái)模擬通道的損耗，對(duì)于Preset測(cè)試，則只需要將Lane0直接連接到示波器即可。

            附件卡測(cè)試

Transmitter的信號(hào)質(zhì)量測(cè)量和Preset測(cè)量都可以使用PCI-SIG的Sigtest軟件來(lái)測(cè)試，針對(duì)PCIE4.0的Sigtest軟件還沒(méi)有正式發(fā)布，目前僅僅只是測(cè)試廠商內(nèi)部評(píng)估使用。

對(duì)于Preset測(cè)試，需要針對(duì)每一個(gè)Preset，采集1.6MUI的數(shù)據(jù)，然后使用Sigtest分析，判斷De-emphasis和Preshoot是否在規(guī)定的范圍內(nèi)，中間需要多次的切換，力科的TF-PCIe4-CTRL和QualiPHYPCIE4-TXRX軟件配合，快速自動(dòng)的完成Preset的切換和測(cè)試。

示波器及其測(cè)試自動(dòng)化軟件（TeledyneLeCroy LabMaster 10Zi-A和QualiPHYPCIe4-Tx-Rx）自動(dòng)運(yùn)行由PCI-SIG提供的SigTest軟件，SigTest將對(duì)采集到的波形執(zhí)行Preset和信號(hào)質(zhì)量測(cè)試，SigTest的運(yùn)行速度并不快，所以信號(hào)質(zhì)量測(cè)試非常耗時(shí)。LabMaster 10Zi-A通過(guò)其帶有20核CPU的服務(wù)器級(jí)主板緩解了這一問(wèn)題，它可以并行運(yùn)行多個(gè)SigTest軟件實(shí)例，從而將測(cè)試時(shí)間從三小時(shí)縮短到不超過(guò)20分鐘。

對(duì)信號(hào)質(zhì)量測(cè)試來(lái)說(shuō)，需要至少一種Preset設(shè)置通過(guò)測(cè)試，從我們參加過(guò)的Workshop來(lái)看，P5或者P6是PCIE4.0的GoldenPreset，相對(duì)應(yīng)的，P7或者P8是PCIE3.0的GoldenPreset.